驗(yàn)證EDA為何成了熱門賽場(chǎng)？

2018年國(guó)內(nèi)芯片技術(shù)被“卡脖子”之后，讓許多不關(guān)注芯片的人認(rèn)識(shí)了一個(gè)新詞——EDA（電子設(shè)計(jì)自動(dòng)化）。

作為半導(dǎo)體產(chǎn)業(yè)“皇冠上的明珠”，EDA也正隨著集成電路產(chǎn)業(yè)的發(fā)展持續(xù)演進(jìn)。

有意思的是，EDA驗(yàn)證工具成為了熱門賽場(chǎng)。過去幾年間，國(guó)內(nèi)涌現(xiàn)了許多EDA創(chuàng)業(yè)公司，其中許多都選擇了數(shù)字驗(yàn)證EDA賽場(chǎng)。

西門子EDA全球副總裁兼中國(guó)區(qū)總經(jīng)理凌琳認(rèn)為，“幾家國(guó)外公司已經(jīng)有非常強(qiáng)大的EDA驗(yàn)證產(chǎn)品線，國(guó)內(nèi)的公司還選擇在驗(yàn)證領(lǐng)域發(fā)力，說(shuō)明大家的嗅覺都很靈敏，這塊是目前有需要解決瓶頸問題。這時(shí)候各種各樣的方案和新的思路會(huì)出來(lái)，是非常好的競(jìng)賽場(chǎng)。”

作為全球三大EDA公司之一，西門子EDA也在近期推出了可以讓“三明治”結(jié)構(gòu)芯片驗(yàn)證效率提升一個(gè)數(shù)量級(jí)的混合信號(hào)驗(yàn)證平臺(tái)。

EDA公司們角逐驗(yàn)證賽場(chǎng)背后的邏輯是什么？

驗(yàn)證EDA成為熱門賽場(chǎng)背后的邏輯

“仿真和驗(yàn)證的關(guān)注度很高，是因?yàn)樵O(shè)計(jì)的電路復(fù)雜度和規(guī)模越來(lái)越大，芯片設(shè)計(jì)者面臨技術(shù)挑和資源的挑戰(zhàn)。”凌琳表示。

西門子EDA亞太區(qū)技術(shù)總經(jīng)理李立基也說(shuō)，“芯片規(guī)模越來(lái)越大，對(duì)于解決芯片設(shè)計(jì)挑戰(zhàn)的方法論的要求也越來(lái)越高，傳統(tǒng)EDA軟件仿真已經(jīng)面臨瓶頸。”

EDA驗(yàn)證軟件面臨瓶頸背后更核心的挑戰(zhàn)是經(jīng)濟(jì)問題，或者說(shuō)成本效益。

在半導(dǎo)體發(fā)展的歷史中，這也不是一個(gè)新問題。隨著摩爾定律的發(fā)展，相同面積芯片中集成的晶體管數(shù)量越來(lái)越多，單顆芯片的面積會(huì)越來(lái)越大，功能也越來(lái)越復(fù)雜，測(cè)試的成本也會(huì)隨之升高。

“測(cè)試成本增加是因?yàn)樾酒兇笾螅瑩p壞率也會(huì)變大，這就需要增加芯片在測(cè)試機(jī)上測(cè)試的時(shí)間，而測(cè)試機(jī)的使用成本是按照使用時(shí)間來(lái)計(jì)算。”凌琳說(shuō)，“此前，西門子EDA開發(fā)了測(cè)試向量壓縮的技術(shù)，大量壓縮了測(cè)試的向量，壓縮了1000倍之多，大幅降低了芯片測(cè)試的成本。”

當(dāng)業(yè)界發(fā)現(xiàn)技術(shù)創(chuàng)新可以解決問題時(shí)，自然能激發(fā)這一領(lǐng)域的創(chuàng)新。

當(dāng)然，EDA驗(yàn)證工具如今有諸多的創(chuàng)新還有一個(gè)不可忽略的成本效益因素。

隨著半導(dǎo)體制程向前演進(jìn)，單顆芯片的設(shè)計(jì)和制造成本也越來(lái)越高， EDA驗(yàn)證工具更顯重要的同時(shí)，為了盡可能確保芯片制造出來(lái)后功能正常，一個(gè)芯片驗(yàn)證工程師可能會(huì)使用數(shù)個(gè)芯片驗(yàn)證工具，這也帶來(lái)了更大的市場(chǎng)空間。

混合信號(hào)芯片驗(yàn)證效率提升10倍

西門子EDA本月推出的Symphony Pro平臺(tái)是一款仿真平臺(tái)，可以加速混合信號(hào)的驗(yàn)證，效率提升可以達(dá)到一個(gè)數(shù)量級(jí)。

混合信號(hào)包含了模擬信號(hào)和數(shù)字信號(hào)，隨著5G、下一代汽車等的發(fā)展，混合信號(hào)SoC的設(shè)計(jì)正越來(lái)越普及。比如，5G大規(guī)模MIMO無(wú)線電中將模擬信號(hào)鏈與數(shù)字前端 (DFE) 集成，圖像傳感器將模擬像素讀出電路與數(shù)字圖像信號(hào)處理相結(jié)合，雷達(dá)系統(tǒng)中的數(shù)字射頻采樣數(shù)據(jù)轉(zhuǎn)換器。

混合信號(hào)電路的優(yōu)勢(shì)在于，有助于芯片降低功耗、縮小面積、減少成本，同時(shí)改進(jìn)性能表現(xiàn)。

專注于混合仿真的Symphony Pro是此前已經(jīng)推出的Symphony平臺(tái)的升級(jí)版，實(shí)現(xiàn)10倍效率提升很重要的也是得益于方法學(xué)。

李立基介紹，Symphony Pro不僅支持行業(yè)標(biāo)準(zhǔn)通用驗(yàn)證方法學(xué)(UVM) ，可以應(yīng)對(duì)大芯片設(shè)計(jì)面臨的挑戰(zhàn)，還支持統(tǒng)一功率格式 (UPF)， 驅(qū)動(dòng)的低功耗技術(shù)的快速部署擴(kuò)展到混合信號(hào)域，在統(tǒng)一環(huán)境中提供快速仿真能力，實(shí)現(xiàn)出色的吞吐量和容量。

“Symphony Pro還可以支持三明治架構(gòu)，三明治架構(gòu)的意思是傳統(tǒng)的芯片可能是可以交替集成多層模擬和數(shù)字芯片，支持復(fù)雜的混合信號(hào)芯片。” 李立基進(jìn)一步表示。

客戶的反饋才是產(chǎn)品實(shí)際體驗(yàn)最好的說(shuō)明。意法半導(dǎo)體影像事業(yè)部高級(jí) CAD 經(jīng)理 Stephane Vivien表示：“我們參與了Symphony Pro的早期使用計(jì)劃，Symphony Pro中的高級(jí)調(diào)試功能和對(duì)多層三明治結(jié)構(gòu)的無(wú)縫支持可幫助我們大幅提高生產(chǎn)效率。”

Silicon Labs高級(jí)CAD經(jīng)理Jayanth Shreedhara表示：“Symphony Pro Visualizer混合信號(hào)技術(shù)加快了我們數(shù)字為頂層 UVM 測(cè)試套件的調(diào)試周轉(zhuǎn)時(shí)間，使我們的驗(yàn)證時(shí)間從幾天縮短至幾小時(shí)，在提高生產(chǎn)率的同時(shí)顯著改善了覆蓋率收斂。”雷峰網(wǎng)(公眾號(hào)：雷峰網(wǎng))

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